Timing performance enhance for routing channel in 28NM FPGA chip - Kin , Si Kee (2013)
Dalam reka bentuk FPGA, saluran laluan bertindak sebagai penyambung antara kawasan dalaman dan luaran. Dengan pertumbuhan get kiraan yang semakin pantas serta rumit dalam proses nod 28nm, keperluan masa daripada reka bentuk ini adalah sukar untuk mencapai perubahan untuk semua PVT. Penganggaran masa yang terlebih bukan sahaja menyebabkan kegagalan dalam pencapaian masa malahan mengakibatkan penampan yang tidak realistik wujud dalam saluran reka bentuk. Laluan berkemungkinan dinyatakan dengan pelbagai kekangan masa oleh pemilik IP. Laluan masa tidak akan dianalisis dan dioptimumkan apabila \ kekangan masa hilang dan sambungan yang tidak sah muncul dalam saluran reka bentuk. Secara tidak langsung, ini mengakibatkan analisis prestasi masa tidak mencapai tahap yang dikehendaki. Kewujudan pelanggaran masa yang banyak dalam saluran reka bentuk akan memanjangkan masa pembangunan reka bentuk. Masa pengesahan aliran dibangunkan untuk mengesahkan isu-isu masa pada peringkat permulaan reka bentuk dan bertujuan untuk menghasilkan keputusan masa yang lebih bagus dan seterusnya meningkatkan prestasi masa. Lelaran ECO dan usaha pencapaian masa boleh diperbaiki dengan melaksanakan aliran pengesahan masa dan aliran pelanggaran masa secara automatik.